要测试和验证分辨率超过16位的高精度高速模数转换器( ADC )的交流性能，需要至少支持0kHz到20kHz音频带宽的近乎完美的正弦波发生器。
这些评估和特性特征通常使用昂贵的实验室仪器仪表执行，例如Audio Precision提供的音频分析器AP27xx或APx5xx系列。 大多数情况下，24位以上分辨率的现代高速SAR和宽带ADC都采用单电源和全差分输入，因此用于DUT的信号源要求准确的直流和交流性能，同时提供全差分输出( 180相移)。
同样，该交流发生器的噪声和失真水平应远远优于这些ADC的标准。 根据大多数供应商提供的标准，其背景噪声水平远低于140 DBC，失真水平低于120 DBC，输入信号的音频速率为1kHz或2kHz，最高可达20kHz 有关适用于高分辨率带宽ADC的典型测试站的典型测试配置，请参见图1。 最重要的组件是正弦波发生器(单信号音或多信号音)，基于软件的直接数字频率合成器( DDS )提供完全的灵活性、极高频率分辨率、时钟同步性能，并通过使用数据收集系统来提供相干采样
图基于IEEE 1241标准的典型ADC(AC )测试设置的处理链。 DFS可将整个测量系统完全数字化，具有包括完全灵活性和相干采样采集在内的各种优点。
由于成本仅为音频精密分析仪的几分之一，可以基于直接数字频率合成( DDFS )原理设计非常准确的正弦波发生器，但需要用软件通过SHARC处理器等浮点DSP处理器来实现。 极高的浮点DSP满足实时性要求和所有算法及处理条件，可达到高级SAR ADC设置的失真和噪声性能级别。 使用SHARC内核架构的所有字数据长度( 32位或64位定点格式)执行NCO相位累积，使用独特的40位浮点扩展精度执行正弦近似函数，并使用数字滤波器确定频谱形状。 量化效果(量化噪声和截止噪声)与用于信号重构的数模转换器( DAC )的缺点相比大幅减少，并且这种效果可以忽略。
直接数字频率合成
1970年4月，Webb提交了数字信号生成器的频率合成器专利申请，阐述了生成包括DDS正弦波在内的各种模拟波形的考虑因素，只需使用几个数字逻辑模块即可实现。 随后，Tierney等人在1971年初发表了论文，阐述了深化DDS操作实现直接数字频率产生以及采样系统理论相关的局限性(相位截止和频率规划)问题。 之后的大部分实际应用都依赖于分布式标准逻辑集成电路，如TTL74xx和ECL10K系列。 在不到10年的时间中，标准技术、四核技术、Plessey和ADI等公司推出了ADI的完全集成解决方案，如AD9950和AD9955。 这些逻辑集成电路旨在实现速度、功耗和成本的最佳平衡，并基于查找表( LUT )，确保有限相位、频率和幅度分辨率下的相位-正弦波幅度转换。 即使现在，ADI公司仍然是DDS独立集成电路的最大供应商，也许是最唯一的供应商，但现在的数控振荡器( NCO )多集成在AD9164和AD9174等RF DAC上。 这些器件具有多GHz带宽、卓越的噪声和线性性能，但不适合测试中速、高分辨率ADC，如LTC2378-20、the AD4020和AD7768。
与基于PLL的传统频率合成器相比，NCO和DDS的显著优点是可以简单地产生极高的频率分辨率、快速的灵敏度和完全正交的正弦/余弦波形。 此外，在宽频带中提供高直流精度。 其工作原理基于数字信号处理和采样系统理论，数字特性支持对输出信号的相位、频率和幅度实施全数字独立控制。 图2所示的框图显示了传统DDS的体系结构，它包括三个主要功能模块。
. n位相位累加器
.相位-正弦振幅变换器，将相位输入字按w比特切割来表示特性；
. d位DAC及其相关联的重构滤波器。
图2. NCO主要功能部分和完整的直接数字频率合成器之间的差异，包括DAC和相关联的AAF重构。 NCO部分可用于测试或模拟DAC。
相位累加器由简单的n位加法器和寄存器组合而成，寄存器的内容根据采样时钟FCLK用输入相位增量(通常也称为频率调谐字，FTW )进行更新。 累加器定期溢出，在采样或参考时钟FCLK和DDS输出频率FOUT之间像小数分频器一样工作，或者像齿轮箱一样工作，分频比如下：
溢出率为生成的波形提供输出频率，可以：
其中0ftw2n1。 由于分频器，降低了NCO输出端参考或采样fS时钟相位噪声的影响
相位累加器寄存器的输出表示生成波形的电流相位。 各窑型累加器输出相位值通过相位-正弦波或相位-馀弦映射引擎转换为振幅正弦波或馀弦波数据或样本。 此功能通常是使用存储在lut(rom )中的三角函数的值完成的。 您可能希望执行正弦近似算法，也可能希望执行两者的组合。 相位-正弦幅度变换器的输出用于DAC，在滤波之前产生量化和采样的正弦信号，使信号平稳，避免频谱混叠。 基于DAC有限分辨率的幅度量化设定了背景噪声和相应频率合成器的信噪比( SNR )的理论限值。 DAC作为混合信号器件，根据INL、DNL、转换速率、毛刺、内部版本时间等特性，表现出一连串的直流和交流的非线性，它产生寄生音，缩小正弦波发生器的整个动态范围。
基于图2架构实现的实际正弦波形发生器，主要是相位-振幅变换模块不同，受到了数字无线APP这一市场主导的影响。 该模块通常针对速度和功耗而非高精度进行了优化。 实现相位-正弦波幅度转换器的最简单方法是使用ROM以一对一的映射方式存储正弦值。 遗憾的是，LUT的长度与相位累加器的宽度n成指数函数( 2N )、( 2N ) )增加，与波形表数据的字精度w成线性增加。 此外，如果减小累加器的大小，或切断输出之间的权衡和取舍，频率分辨率会下降，SFDR的性能会明显下降。 结果，基于相位或振幅量化的散会降低了6db /位。 实现精细频率调谐通常要求大n，且使用若干技术来限制ROM的大小同时保持足够的杂波性能。 通常使用简单的压缩方法，利用正弦函数或馀弦函数的四分之一波长对称性将相位振幅范围减小4倍。 为了进一步缩小范围，实际上使用的是切断相位累加器输出的方法，但会产生寄生谐波。 尽管如此，由于对精确频率分辨率的要求、存储器大小和成本的考虑，该方法被广泛采用。 在基于LUT的方法中，为了降低内存要求，推荐几种角点分解方法。 当与使用各种分段、线性或多项式插值法的幅度压缩组合进行需要正弦和馀弦函数的I/Q合成时，准确估计或按[0，/4]间隔估计正弦函数的第一象限。 同样，即使在没有ROM LUT的情况下，也可以只根据逐次逼近的方法调用位移和加法操作，通过基于角旋转的方法有效地生成复杂的信号。 如果硬件乘法器不可用(如典型的CORDIC所代表)，或者出于速度和成本的考虑，FPGA或ASIC需要最小化实现函数所需的门级数量，则此方法通常比其他方法快。 相反，如果硬件乘法器可用(在DSP微处理器上始终如此)，则使用泰勒级数展开、切比雪夫多项式等插入方法和完全多项式计算的表查找速度比CORDIC快，尤其是在要求高精度的情况下。
用软件实现高精度NCO
对于音频频谱(直流到20kHz的范围)，构建一个高精度的交流信号振荡器也不容易，其失真性能超过了知名的HP分析器或笔记本AN-132中所述的最佳模拟振荡器。 但是，如上所述，利用嵌入式处理器所具有的充分的运算精度来完全实现相位计算(t )和正弦函数( sin )t ) )的近似计算，有助于将量化的不良影响、噪声和由此引起的杂波抑制到最小限度这意味着图2中的所有NCO功能模块都将转换为代码行(单击)，以实现满足实时约束的软件版本，以确保最小的采样率和所需的带宽。
对于相位-正弦幅度转换引擎，完整的LUT方案或修改需要大量的存储空间或大量的插值运算才能实现完整的正弦一致性。 相反，计算正弦近似值的多项式方法可以使用成本非常低的通用DSP，在复杂性和精度之间取得了很好的平衡。 多项式的级数展开也很有魅力。 因为它比较简单，采用选择的幂级数类型可以提供足够的灵活性，调整算法实现规定的精度。 不需要像SHARC DSP汇编代码的100行那样大的存储空间，只需要几个RAM位置来存储多项式系数和变量。 因为正弦值只能在采样的时候计算。
首先，对于正弦近似函数，选择使用具有明显适当顺序的泰勒/麦克劳林幂级数满足目标精度。 但是，由于幂级数在端点处经常无效，因此在执行多项式计算之前，必须将参数输入范围缩小到更窄的区间。 如果不缩小参数范围，为了支持[，]等功能区域的高精度化，必须使用非常高次的多项式。 因此，需要转换一些初等函数以获取所需的约化参数，例如sin(x|) (=sin ) fk/2)和sin ) f )=sin ( xk/2)。 因此，对于三角函数，请注意不要使用减法抵消，因为这会显著降低精度，并且不会导致灾难性的结果，尤其是在运算精度非常差的情况下。 在我们的例子中，相位输入在/2的整数倍以上或接近时发生。
除了周期性和modulo-2的重复外，sin (可以利用x函数的对称性进一步缩小近似值的范围。 考虑到正弦函数位于区间[ 0，2 ]内，点x=不对称，因此可以使用以下关系式。
将范围缩小到[0，]。 同样，sin(x )在区间[0，]内关于由x=/2定义的线对称，因此：
如果x在区间[0，/2]以内，就会进一步缩小角输入近似值的范围。 通过进一步缩小参数区间(如[0，/4] )来获得提高精度不是一种有效的方法，因为必须同时估计正弦和余弦函数的值，如典型的三角关系所示
ADI ADSP-21000系列应用手册的第一卷描述了几乎理想的(用于嵌入式系统的)正弦近似函数。 此函数基于为第一个名为ADSP-21020的ADI DSP浮点处理器编写的幂级数优化，基本上属于SHARC核心。 该sin(x )的实现方法由Hart等人提出，依赖Cody和Waite完备、适用于浮点运算的极小近似多项式，减少舍入误差，避免上述取消。 极小方法依赖切比雪夫多项式和雷米兹交换算法来确定所需最大相对误差的系数。 如图3的MATLAB所示，与7次泰勒多项式相比，设定系数的微小变化有可能使提高的极小极大值的精度变得明显。 为了实现精度和速度的最佳平衡，需要将此正弦近似函数的角输入范围缩小到[/2~/2 ]的范围内。 另外，软件程序包括有效的范围削减过滤器，约占运行“正弦”子程序时间的30%。
图3 )与泰勒-麦克劳林法以0为中心定义不同，极小极大正弦近似法在[/2到/2]的区间内最小化并均衡最大相对误差。
所有计算都可以使用32位定点算法执行，但多年来，最常用和方便的数学计算格式一直是IEEE 754浮点标准，尤其是在处理较长数字时。 ADI作为DSP VLSI芯片制造商，从一开始就采用IEEE 754-1985标准。 当时还没有单芯片浮点DSP处理器，只有ADSP-3212和ADSP-3222等简单的浮点乘法器和ALU计算集成电路。 它取代了计算机行业的大多数专有格式，成为所有SHARC DSP处理器的本机格式，包括32位单精度、40位扩展精度以及最近出现的ADSP-SC589和ADSP-sp处理器
具有32位尾数的SHARC40位扩展单精度浮点格式有助于为此正弦波生成APP应用提供足够的精度[ U232 ]并保持均匀。 Cody和Waite表示15次多项式的整体近似精度为32位，在[0-/2]输入区域内均匀分布的误差。 为了尽量减少运算次数和保持精度，最后的调整是对多项式计算执行霍纳定律。 这是一种快速求幂的方法，可以求出一个点的多项式值，所以：
R1到R7是多项式级数的Cody和Waite系数，只需进行8次乘法运算和7次加法运算就可以计算任意输入参数[0，/2]的正弦函数值。 以汇编子程序形式编写的完整sin(x )近似代码在SHARC处理器上执行大约22个核心循环。 的汇编子程序在修改后获得40位多项式浮点系数时执行并发双内存访问，从而缩短六个周期。
NCO64位相位累加器本身在运行时使用了双精度为2的小数形式的SHARC32位ALU。 因为提供存储器更新的整个相位累加器的执行过程需要11个核心周期，每个NCO输出样本大约在33个核心周期内产生。
图4的框图显示了基于软件DSP的NCO的功能模块实现方案，各个阶段参考运算格式的精度。 此外，实现信号模拟重建和完整的DDFS还需要一个或两个DAC及其模拟抗混叠滤波电路。 链条的主要组成部分如下。
. 64位相位累加器( SHARC ALU倍精度，带溢出)；
. 64位小数点到40位浮点转换模块
.范围缩小模块[0-/2]和象限选择( Cody和Waite )；
用于相位-幅度变换的正弦近似算法( Hart )；
.1.0到1.0范围内的sin(x )重构和归一化级别；
. LP FIR滤波器和sin(x )/x补偿(根据需要)；
.以及40比特浮点到d比特的定点转换和比例函数与DAC数字输入一致。
图4 .软件DDS简化框图说明了处理单元之间的各种量化步骤的数据运算格式和位置。
可以在NCO输出引脚上安装可选的数字低通滤波器，以消除可能进入目标频带的杂散和噪声。 或者，滤波器可以提供内插和/或反向sin(x )/x频率响应补偿，具体取决于选择的DAC用于模拟重建。 可以使用材料滤波器设计器工具来设计该低通滤波器。 例如，如果采样频率为48kSPS，带宽为DC-20k Hz，带内波动为0.0001dB，带外衰减为-150dB，那么可以实现具有40比特浮点系数的高质量的均衡化限幅滤波器。 只有99个滤波器系数，在单一安装数据( sisd )单一计算单元模式下，总执行时间中约有120个shashaction 数字过滤后，使用其中一个DSP同步串行端口将计算的示例对从DMA发送到DAC。 为了获得更好的速度和性能，链接DMA操作还可以使用大型乒乓内存缓冲区来支持阻塞操作。 例如，块的数据大小可以与FIR数据延迟线的长度相同。
实现最佳SFDR，通过NCO进行最终调整
如上文所提到，NCO杂散的主要原因是相位累加器输出的截断，然后量化计算或从列表得出的正弦值的幅度。 相位切断引起的误差，通过相位调制(之字形)在载波频率附近产生杂波，通过正弦振幅量化产生与高次谐波相关的杂波，但长期以来一直被作为随机误差和噪声。 目前，在Henry T. Nicholas和H. Samueli撰写的技术论文中，从数学的角度对相位累加器的操作进行了深入的论述。 在深入分析的基础上，将相位累加器视为分布式相位采样序列生成器，并在此基础上提出了频率杂波预测模型。 不管相位累加器的参数( m、n、w )如何，相序的长度都是相等的
在此，GCD为最大公约数，如图4所示，由频率调谐词m的最右边的位位置l决定。 因此，l的值定义了序列类别，这些类别彼此共享自己的相位分量集，但是根据
比率的排序。 这些时域中生成的截止相位样本序列用于由DFT确定频域中各个杂散线的位置和大小。 这些序列也可建议简单地修改相位累加器，以便m(FTW )的奇数值展示最低频率杂波的振幅且满足这些最低条件(仅需要向ftw添加1LSB )。 这样，不管相位累加器的m值和初始内容如何，相位累加器的输出序列必须始终具有相同的2N个相位元素。 接着，最差寄生信号的振幅电平下降3.922dB，与sfdr_min(DBC )=6.02W相等。 由Nicholas更改的相位累加器为NCO提供了许多优点。 首先，消除FTW右端的位非常接近msb ( FMCW APP下的频率扫描)，然后使杂波的振幅与频率调谐字m无关。 该修正可以通过按照采样率fS切换ALU LSB简单地实现，如果将FTW LSB设置为逻辑1，则能够模拟与相位累加器相同的动作。 在相位累加器的大小N=64位的情况下，对于所需频率FOUT的精度，LSB偏移可以被认为是可忽略的误差。
图5. FTW最右边非零位的位置决定了理论上SFDR的最坏水平。 由Nicholas修改的相位累加器解决采用任何n值的问题并使NCO的SFDR最大化。
32位输出相位字w时，因相位切断引起的最大寄生宽度被限制为-192dBc！ 正弦波采样值的有限量化也可能导致其他频率杂波。 该杂波通常被认为是噪声，可以用众所周知的snrq(db )=6.02D 1.76的公式进行估计。 这应该添加到寄生参数中，因为在相位-正弦幅度转换算法阶段的近似误差可以忽略，但必须仔细选择相位-正弦近似算法和计算精度。
这些结果表明，从理论层面看，我们的软件正弦波NCO的线性和噪声远远超过了测试市场上大多数高精度ADC所需的阈值。 它仍然是信号链中的最后一个，需要找到最重要的因素。 重建DAC及其互补模拟抗混叠滤波器和相关驱动电路以满足期望性能水平的要求。
DAC重构：关键点！
首先，可能会选择具有优秀非线性误差( INL和DNL )标准的高精度DAC，例如优秀的20位高精度DACAD5791。 然而，其分辨率只有20位，而且R-2R结构不支持信号重建的实现，特别是产生了非常纯粹的正弦曲线。 这是因为输入代码转换中存在较大的毛刺。 传统的DAC架构基于二进制加权电流发生器或电阻网络，特别是在导致能量变化的重大变化期间，对数字直通或数字开关的损伤以及数字输入位的其它开关的不对称性非常敏感这将导致与代码相关的瞬态现象，并产生谐波噪声。
20位以上的分辨率，即使使用外部超线性高速采样和保持放大器，对DAC输出的毛刺清除也没有太大帮助。 这是因为，几十LSB会发生自己的过渡状态，由于重采样会发生组延迟非线性。 信号的重构主要存在于通信APP中，通过使用分段架构(混合应用于MSB的完全解码部分和应用于最低有效位的二进制权重元素)解决了毛刺问题。 很遗憾，目前没有超过16位精度的商用DAC。 与NCO完全可预测的行为不同，DAC错误很难预测和准确模拟。 特别是如果制造商的动态规格很小或不存在，则专用于音频APP的DAC或ADC除外。 过采样和多位DAC插值似乎是唯一的解决方案。 这些先进的转换器具有高达32位的分辨率、超低失真和高信噪比，非常适合在中低带宽下执行信号重构。 为了在音频频谱或更宽的带宽( 20kHz或40kHz的带宽)上提供出色的噪声和失真性能，ADI的产品系列中可以使用出色的DAC产品。 音频立体声DACAD1955的分辨率最高可达24位，但该DAC仍然是市场上非常受欢迎的音频DAC。
该音频DAC于2004年推出，基于多位调制器和过采样技术，并结合了多种技术以缓解该转换本身固有的失真和其他问题。
目前，AD1955采用的插值LP FIR滤波器仍然是同类的优秀产品。 具有非常高的阻带衰减(-120dB )和非常低的带内纹波(0.0001dB )。 两个(左通道和右通道) DAC可在高达200kSPS的速度下工作，但在48kSPS和96kSPS的速度下提供最高的通信性能，其动态范围和立体声模式下的SNR支持典型的EIAJ标准，a加权120dB系数单声道模式下，可以同时将两个通道异相组合，期待性能。提高3 dB数据库。 但是，在宽带APP应用中，这些标准是合成的，带宽在20Hz和20kHz之间，因此不太现实。 带外噪声和杂散频率不会超过20kHz，部分原因是它由EIAJ标准、a加权滤波器和音频行业标准定义。 满足这一特定音频测量要求的带通滤波器模拟人耳频率响应，并与未经滤波的测量结果进行比较，显示出提高3dB的性能。
DFS硬件演示平台
整套DDFS使用两个支持DSP处理器的评估板实现，一个适用于使用AD1955DAC重建模拟信号。 第二代SHARCADSP-21161N评估板经过精心设计，适用于可用性、易用性和任何音频APP应用。 目前仍在量产的ADSP-21161N经过不久前的设计，支持工业高端家电和专业音频APP，容量最高可达110Mips和660MFlops，或220MMACS/s。 与最新一代SHARC处理器相比，ADSP-21161N的最大区别在于采用了较短的三级指令流水线、单芯片1Mb的三端口RAM和更少的外围设备。 准确的信号音生成器的最后和最重要的级别基于AD1955评估板，该板需要以完全从软件NCO提供的采样中恢复的方式重建模拟信号。 评估板包括抗锯齿滤波器( AAF )，可优化音频带宽以满足Nyquist标准，除了常见的S/PDIF或AES-EBU接收器外，还包括PCM/I2S和DSD数字接收器PCM/I2S串行链路连接器用于将AD1955DAC板连接到ADSP-21161NEVB上的串行端口1和3连接器( j )。 两个主板均可配置为使用I2S PCM或DSP模式以48kSPS、96kSPS或192kSPS的采样率运行。 DSP串行端口1产生左右通道数据、字选择或左右帧同步、双频DAC数字输入接口所需的SCK位时钟信号。 串行端口3仅用于生成运行DAC插值滤波器和调制器所需的DAC主时钟MCLK (比输入采样频率( 48kSPS )快256倍)。 由于所有DAC时钟信号都由DSP产生，因此使用Crystek提供的超低噪声振荡器CCHD-957，代替传统的低成本爱普生时钟振荡器。 其相位噪声在1kHz时较低，为-148dB/Hz，可能适合24.576MHz的输出频率。
在模拟输出引脚上，为了将失真降至最低，有源I/V转换器必须用于在恒共模电压(通常为2.8V )下保持AD1955电流差分输出。 AD797这样超低失真和超低噪声的高精度运算放大器能够满足该需要，也能够用于模拟信号的重构。 由于两个差分输出由DSP分开处理，因此选择了具有AAF拓扑的立体声输出配置，而不是单声道模式。 用LTspiceXVII模拟该AAF的结果如图6所示。 滤波器的最后一部分是被动的，因此需要添加活动差分缓冲级，如最近推出的ADA4945。 全差分放大器具有低噪声、超低失真和快速构建时间特性，是几乎完美驱动高分辨率SAR和-ADC的DAC附件。 ADA4945具有较宽的共模输出电压范围和优异的直流特性，提供优异的输出平衡，有助于抑制偶次谐波失真的产品。
图6. LTspice模拟AD1955 EVB三阶抗混叠滤波器(立体声配置)的频率响应。
EVB次滤波器的-3dB截止频率为76kHz，在500kHz时只衰减-31db。 虽然低通滤波器具有出色的带内平坦度，但即使仅限于纯重构音频APP应用，也需要大幅改善带外衰减。 为了抑制DAC成型噪声和调制器时钟频率MCLK，需要满足这一点。 要将软件DDS用于单信号音生成器或任意波形生成器(如果要生成复杂波形，则为AWG )，具体使用软件DDS需要优化AAF以解决带外衰减或群延迟失真。 通过实例比较众所周知的SRS DS360超低失真函数生成器，采用七阶Cauer AAF可以得到类似的采样率。 信号重构由AD1862完成，后者是串行输入20位R-2R DAC段，适用于数字音频APP。 AD1862的字采样率高达768khz(16fs )，具有出色的噪声和线性度。 因为支持单端电流输出，所以可以用最好的放大器实施外部I-V转换。
AD1955和SHARC DSP的组合针对没有外部可选无源滤波器的高分辨率SAR ADC (如AD4020 )进行测试。 默认情况下，除板载ADA4807驱动器外，基本AD4020评估板上没有其他选项。 用于在V_REF/2共模电压下偏置ADC输入的简单电路提供显着低的300输入阻抗。 必须使用信号隔离、交流耦合，或者使用外部差分放大器模块，例如EVAL-ADA4945-1。 电路笔记CN-0513中记载的AD4020参考设计板是个好选择。 包括垂直可编程增益仪表放大器( PGIA )，提供高输入阻抗，支持5 V差分输入信号( G=1)。 这些AD4020板及其SDP-H1控制器不支持相干采样采集，但采样波形的捕获长度最长为1米。 因此，可以实现包括选项窗口的FFT，并提供高频率分辨率和低背景噪声。 例如，对于七个Blackman-Harris窗口，图7所示的1Mpts FFT图显示了以所生成的990.059Hz正弦波为单位的AD1955的失真水平。 二次谐波是350 kHz频带内-111.8dBc下的最大失真分量和最大寄生。 然而，考虑到806khz的整个ADCNyquist带宽，SFDR受- DAC调制器、内插滤波器频率和其它二次谐波( 384 kHz和768 kHz )的限制。
从图7.1m点FFT分析可知，在-111dBc以下具有良好的失真性能，在1kHz输入频率下，在10kHz至200kHz频带产生最大寄生。 背景噪声约为146 dbfs。
在相同条件下，测试了传统的AD1862，结果表明频率行为略有不同。 在差动构成中，2个20位DAC的时钟速度约为500kSPS，在1.130566kHz时，背景噪声为151 dbfs，正弦波输出电平为12 V p-p时的THD为104.5 db。 在AD4020Nyquist带宽( 806 kHz )中，SFDR接近106dB，受三次谐波限制。 DAC重构滤波器基于两个AD743低噪声FET放大器，与AD1955评估板上的滤波器一样是三阶滤波器，但是-3dB时的截止频率为35kHz。
为了实现有效，需要在基于DDS的发生器中采用良好的滤波器，支持在约250kHz的频率范围内实现100dB或更高的衰减以生成达到25kHz CW信号的频率范围的直流。 这可以通过6阶切比雪夫滤波器来实现，而且也可以通过表现出优异的带内平坦度的6阶巴特沃兹低通滤波器来实现。 滤波级别被最小化，限制了噪声和失真等模拟级别的数量和问题。
结论
在标准评估板上进行的初步测试和开箱即用测试表明，传统正弦波CW生成所使用的基于处理器的DDS技术有望实现高性能。 通过在重构滤波器和模拟输出缓冲电平上下功夫，可以实现-120dBc高次谐波失真系数。 基于DSP的NCO/DDS不仅仅限于单个信号音的正弦波的产生。 您可以使用相同的DSP和DAC组合作为高性能AWG，通过优化的AAF (贝塞尔或巴特沃兹)生成任何类型的波形，该AAF具有合适的截止频率，且没有对其他硬件进行任何更改。 例如，可以完全合成可参数化的多信号音正弦波，完全控制各成分的相位和振幅。 )进行IMD测试。
目前，SHARC DSP处理器，如低成本ADSP-21571和SOCADSP-sc571(armandsharc )，因为浮点算法对于要求高精度和/或高动态范围的APP应用非常重要双SHARC核及其硬件加速度计采用500MHz的时钟频率，可提供5Gflops以上的计算性能和几十个内部专用SRAM，后者是产生各种波形和进行复杂分析处理所需的基本部件。 这种APP应用表明，在实现准确数字信号处理时，不一定必须系统地使用硬件可编程解决方案。 借助ADI的CCES、VDSP C、c编译器以及一组仿真器和实时调试器，浮点处理器及其整个开发环境可以从仿真器(如MATLAB )中快速轻松地移植代码并加快调试速度
