如果说台湾积体电路制造成功的首要原因是开创了半导体行业第一个代工模式，那么在逻辑流程上持续自主开发就是保持台湾积体电路制造并成功前进的燃料。 从1987年的3微米工艺，到2022年预计量产的3纳米，台湾积体电路制造平均用2年时间开发了新一代的新工艺，这是台湾积体电路制造逻辑工艺剧烈动荡的35年。
图源：台湾积体电路制造
在工艺的发展过程中，低k /高k、光刻技术、封装技术、EUV光刻机、FinFET技术等新技术由台湾积体电路制造开发并引入，台湾积体电路制造在各工艺节点率先取得了规模效应。 凭借逻辑流程上的技术创新优势，台湾积体电路制造获得了代工市场的竞争主导性。
过程(也称为过程节点、过程技术或简称为节点)指的是特定的半导体制造过程及其设计规则，其中根据过程节点的不同，电路的体系结构通常不同，且过程节点越小，特征大小越小接下来，探索一下晶圆代理台湾积体电路制造的工艺开发轨迹。
3微米工艺
1987年台湾积体电路制造成立，开始了工艺技术开发。 首先从台湾工研究院转移了3.5微米和2微米的工艺技术，开始为当时的荷兰飞利浦定制3微米的工艺技术。
成立一年后，台湾积体电路制造成功开发出1.5微米工艺技术，随后陆续开发出1.2微米、1.0微米、0.8微米、0.6微米、0.5微米、0.3微米、0.25微米工艺技术。
0.18微米工艺
1999年台湾积体电路制造推出世界上第一套0.18微米低功耗工艺技术。 低功耗过程是一种非常重要的过程技术，应用非常广泛，包括手机、无线通信、平板电脑、蓝牙设备、便携式家用电器、游戏机产品等。 然后，我们又每两年领导竞争对手推出新一代低功耗工艺技术。
台积公司拥有业内最完善的超低功耗技术平台，涵盖0.18微米至16纳米的FinFET超低功耗工艺，满足物联网和可穿戴设备市场的多种需求和创新。 台湾积体电路制造的16纳米超低功耗工艺，与前代产品相比，可降低20~30%的操作电压，降低动态功耗和静态功耗，同时可大幅延长物联网和可穿戴产品电池的寿命2~10倍。
0.13微米工艺
2001年台湾积体电路制造又成功开发了0.13微米的片上系统( System-on-a-Chip，SoC )铜/低介电常数( Cu/Low-K )工艺技术。 值得一提的是，当时台湾积体电路制造婉拒了国际知名IDM半导体企业的合作，成立了自己的研发团队，进行自主研发，最后引领了自己的研发，也成为了其发展的契机。
台积公司拥有世界级的SoC CMOS晶体管制造平台、超小型SRAM存储器( 2.43-1.87平方微米)、全球最新的193纳米光刻技术、全球首创的8层低k(k=2.9 )铜互连。 目前已广泛应用于家电、计算机、移动计算、汽车电子、物联网、智能穿戴设备等领域。
90纳米制造
2004年12月，在日本SEMICON会议上，台湾积体电路制造宣布采用浸渍光刻技术生产了全功能90纳米芯片。 这也得益于台湾积体电路制造与ASML合作开发了首款浸渍式步进机。
台湾积体电路制造创新的浸没式光刻采用的是波长为193nm的步进器，而不是传统的157nm干式步进器。 台湾积体电路制造的这一创新不仅改写了世界半导体产业的光刻机标准，世界半导体也协助突破了摩尔定律的挑战，推动整个产业向更先进的技术发展。
65纳米工艺
2005年台湾积体电路制造试制成功65纳米芯片，2006年成功通过65纳米工艺技术产品验证。 台湾积体电路制造65纳米技术是该公司采用铜互连和低k介质的第三代半导体工艺。 该技术所支持的标准单元栅极密度是台湾积体电路制造90纳米工艺的两倍。 提供更好的集成和芯片性能。 2005年，台湾积体电路制造也推出了65纳米的低功耗( Low Power )技术，以满足客户的需求。
65继纳米LP工艺之后，台湾积体电路制造迅速推出了广泛的工艺组合。 例如，通用型( GP )、混合信号/射频( MS/RF )、嵌入式DRAM存储器)、可多次编程非易失性存储器)、嵌入式闪存( eFLASH )、高压)、电源65纳米技术
台积公司的65纳米工艺技术与前代90纳米工艺技术相比，65纳米工艺技术的标准部件密度增加了一倍。 该过程具有更高的一致性、更好的芯片性能和创新的电源管理技术，可以大幅降低功耗。
40纳米制造
2008年，台湾积体电路制造成为第一家采用40纳米工艺技术为广大客户批量生产多种产品的代工企业。 40nm工艺集成193nm浸渍光刻技术和超低k连接材料，在提高芯片性能的同时降低功耗。 该技术还创造了最小SRAM(0.242平方米)和宏观最小的行业记录。
40nm通用( GP )型和低功耗( LP )工艺的原始栅极密度比65nm工艺高235%。 在相同的漏电流水平下，40nmgp的性能比65nmgp高40%，在相同的工作速度下，功耗仅为65nmgp的一半。 在相同的运行速度下，40纳米LP工艺与65纳米LP工艺相比，漏电流和功耗可降低到51%。
除了上述工艺外，台积公司还陆续推出了更加多样化的40纳米逻辑工艺技术，以满足客户各种产品需求，包括40纳米增强型LP和40纳米超低功耗( ULP )工艺。 与40纳米LP工艺相比，40纳米增强LP工艺的性能提高了30%，但40纳米ULP工艺的漏电流减少了70%，功耗减少了30%。
40nmgp过程技术主要针对高性能APP应用，其包括中央处理单元( CPU )图形处理单元、游戏机、网络、fpga、硬盘。 40nmLP和40nm增强LP过程的目标是智能电话、数字电视( DTV )、机顶盒、游戏、无线连接APP应用。 40纳米ULP工艺适用于物联网和可穿戴APP应用。
28纳米工艺
2011年，台湾积体电路制造成为世界上第一个提供28纳米通用技术的晶片制造商。 台湾积体电路制造28纳米工艺技术具有高性能和低功耗的优势，并且与28纳米设计生态系统无缝集成，可以更快上市。
台湾积体电路制造的28纳米工艺技术主要采用高介电层/金属栅极( High-k Metal Gate，HKMG ) )的Gate-last技术。 Gate-last技术与Gate-first技术相比具有漏电流少、芯片性能提高等优点。
28纳米工艺技术支持广泛的APP应用，包括CPU、GPU、高速网络芯片、智能手机、APP处理器、平板电脑、家庭娱乐、家电、汽车、物联网等
22纳米工艺
22纳米超低功耗( 22ULP )技术基于台湾积体电路制造行业领先的28纳米技术，于2018年第四季度完成了所有流程认证。 与28纳米高性能紧凑型( 28HPC )技术相比，22ULP在图像处理、数字电视、机顶盒、智能手机、消费者产品等APP应用方面的面积减少了10%，速度提高了30%以上，电力减少了30%
22纳米超低泄漏( 22ULL )技术研发于2018年第四季度完成，为支持物联网和可穿戴设备的应用进入风险生产阶段。 新的ULL设备和静态随机访问存储器(静态随机访问存储器)比40ULP和55ULP解决方案更能降低功耗。
22纳米超低漏电工艺技术( Ultra-Low Leakage，22ULL )已顺利完成开发，并可于2018年第四季度如期投产试产，支持物联网和可穿戴设备相关产品的应用。 与40nmulp和55nmulp过程相比，新的ULL组件和ullstaticrandomaccessmemory，SRAM )可以大幅降低功耗。
20纳米制造
2014年，台湾积体电路制造利用其创新的双曝光( Double Patterning )技术，成为全球首家开始量产20nm半导体的公司，同年创造了台湾积体电路制造最快的产能提升记录。 截至2015年底，累计晶圆出货量超过100万片12英寸晶圆。
20nm技术使用低功耗晶体管和互连以及世界领先的双重曝光技术，可提供比以前的技术节点更高的密度和功率值。 与28纳米工艺相比，20nm工艺的性能提高了15%，总功耗减少了三分之一。 非常适合迁移注重性能的产品和移动计算APP应用。
16/12纳米工艺
2013年11月，台湾积体电路制造试制成功16nm鳍片场效应晶体管( FinFET )工艺技术，成为业界首家为客户生产16nm FinFET全功能网络处理器的替代工厂。 此时，台湾积体电路制造逐渐追赶并超越了当时14纳米工艺技术最强的英特尔。
16nm FinFET工艺成功后，台湾积体电路制造发布了16nmfinfetplus(16ff )工艺。 由于成品率和性能的迅速上升，16FF于2015年7月迅速进入量产阶段。 从2017年开始以16FF技术为客户生产汽车产业应用产品。
台湾积体电路制造还推出了经济实惠的16nm FinFET紧凑型技术( 16FFC )，该技术已于2016年第二季度投入生产。 由于该工序同时缩小晶片线宽和简化工序，因此能够在降低芯片成本方面发挥最大的效果。
另一方面，12nm的精制型工艺技术( 12nmfinfetcompacttechnology，12FFC ) )将晶体密度进一步提高到这16nm世代的极限，将于2017年第二季度投产。
与20nm SoC工艺相比，台湾积体电路制造的16/12nm、16/12nm工艺速度快50%，功耗低60%。 为新一代高端移动计算、互联网通信、消费电子和汽车电子APP提供卓越的性能和功耗优势。
10纳米制造
2016年第一季度，台湾积体电路制造开始接受客户的10纳米产品设计方案，2017年初开始大量发货。 由于采用了更大的工艺微缩模型，该工艺比16纳米的FinFET工艺技术，逻辑密度提高了一倍，速度提高了15%，功耗降低了35%。
台湾积体电路制造的10纳米fin fet支持多种细分市场，包括APP处理器、蜂窝基带和专用集成电路设计。
7纳米工艺
2016年6月，台湾积体电路制造7nmfinfet工艺的256Mb SRAM成品率达到两位数，2017年4月开始试制，2018年末接受了40多家客户产品的切片。 第二代7nm(N7 )技术于2018年8月开始试制，2019年进入全面生产，N7正在使用世界上第一个商业化的EUV制造技术。
同时，台湾积体电路制造的6nmfinfet(n6 )技术在2019年成功验证了产品成品率。 由于EUV光刻技术降低了掩模层和工艺的复杂性，生产相同产品时，N6技术比N7技术成品率好，生产周期短。 此外，N6制备工艺的逻辑密度比N7工艺高18%。 同时，其设计规则与经台湾积体电路制造验证的N7技术完全兼容，其综合设计生态系统可复用。 结果，提供了无缝的迁移路径。 在非常有限的工程资源下，为客户提供快速的设计周期，不仅可以实现新技术提供的优势，而且可以大大缩短客户的产品设计周期和上市时间。
N6技术将于2020年第一季度开始试制，2020年底量产。 保持7纳米家族在功耗和性能方面的领先地位，N6拥有多种优势，从高端到中端移动产品、消费类APP应用、人工智能、互联网、5G基础架构、GPU、HPC等等
与10nm FinFET工艺相比，台湾积体电路制造的7nm FinFET逻辑密度降低1.6倍，速度降低20%，功率降低40%。 台湾积体电路制造推出了两款独立的7nmfinfet产品，创造了另一个行业纪录。 一个针对移动APP进行了优化，另一个针对高性能计算APP进行了优化。
5纳米工艺
2020年第二季度，台湾积体电路制造成功量产5纳米( N5 ) FinFET工艺技术。 N5技术是使用台湾积体电路制造第二代EUV的工艺技术，N5技术比N7技术快约20%或减少约40%的电力。 N5技术主要为客户提供智能手机和高性能计算APP应用的创新。
晶片18工厂P1~P4共计4座5纳米及4纳米工厂
另外，台湾积体电路制造也发表了N5技术得到强化的4nm(n4 )技术。 N4将进一步提高以下N5产品的性能、功率和密度： N4技术的开发按计划进行着，进展顺利，预计2022年开始量产。
在今年3月的NVIDIA GTC大会上，NVIDIA的Hopper体系结构已经采用了台湾积体电路制造的N4技术。
3纳米工艺
5纳米后，台湾积体电路制造将迎来全时代的进程。 据台湾积体电路制造报道，N3工艺是业界最先进的工艺技术，与N5工艺技术相比，N3工艺技术的逻辑密度增加约70%，在相同功耗下提高10-15%，或以相同速度降低25-30%。 N3工艺技术开发进度符合预期，且进展良好，预计2022年下半年开始批量生产。
除了5纳米外，晶片18工厂也是台湾积体电路制造3nm的主要生产工厂，主要是P5~P8共4个3纳米工厂。 P4~P6的Fab 18B工厂的生产线完成了。
最后写
技术是台湾积体电路制造的基础之一。 3纳米之后，台湾积体电路制造在超2纳米节点以及3D晶体管、新存储器和低r互连等领域加强探索，台湾积体电路制造逻辑工艺开发的步伐从未停歇。
正文参考资料：台湾积体电路制造官网关于逻辑理工顺序的介绍。
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