11年能发生什么？
网络从天涯论坛、百度贴吧变成了微博、Tik Tok；手机霸主从HTC和诺基亚变成了苹果和三星；大一三件套从床上三件套变成了苹果三件套。这一系列变化的背后是芯片的发展。2011年，人们还在为芯片晶体管规模39亿的创新纪录欢呼雀跃。11年后，人们已经被多达1140亿个晶体管的芯片震惊了。
即使听起来像天方夜谭，11年也足以让这个高科技行业发生翻天覆地的变化。纵观芯片发展史，“极限”这个词可以说每个时代都有，但无一例外都被一一突破。从22nm工艺节点推出3D晶体管后，芯片行业似乎熬过了第二次脉冲。闪存、封装，甚至NAND都在向3D迈进，芯片的3D时代已经悄然到来。
3D晶体管的第一步
晶体管是第一个实现3D的。毕竟根据摩尔定律，晶体管的数量与芯片性能密切相关。在平面晶体管时代，22nm基本是公认的极限。为了突破这个工艺极限，FinFET晶体管诞生了。
确切地说，FinFET是技术的同义词。世界上第一个3D晶体管是英特尔在2011年5月研发成功的，当时英特尔称之为“Tri-Gate”(三栅极晶体管)。早在2002年，英特尔就已经提出了相关的技术专利，用了近10年的时间完善。2011年底，采用22nm工艺的新一代处理器lvy Bridge由Tri-Gate technology量产，2012年初正式发布。虽然名字不同，但三栅的本质是FinFET。
来源：英特尔
FinFET晶体管
鳍式晶体管，又称鳍式场效应晶体管，是由3D晶体管之父胡正明教授于1999年发明的。与平面晶体管相比，FinFET使用三维结构来修改栅极形状。栅极设计为鱼鳍状分叉3D结构，位于电路两侧控制电流的通断，大大增加了源极和栅极的接触面积，在减小漏率的同时减小了栅极宽度，大大提高了晶体管空间利用率，使电路更加稳定。同时也达到了持续缩小半导体工艺的目的。
发明了FinFET晶体管后，胡正明教授加入了这个行业，并在2001年至2004年间担任TSMC的首席技术官。在他的任期内，TSMC于2002年制造了一种工作电压仅为0.7V的25纳米晶体管，并将其命名为“欧米茄FinFET”。
如上所述，英特尔是第一家推出商用FinFET的公司，但由于其14nm推迟了整整两个季度，因此被TSMC、三星、辛格和其他代工厂赶上了。
三星方面，2013年1月，新思科技宣布成功实现首款采用三星14LPE工艺的测试芯片流片。2014年，三星和辛格共同宣布了新的战略合作，将共同为客户提供14nm FinFET制造工艺。
TSMC在2012年10月16日的年会上公布了20nm平面、16nmFinFET和2.5D的发展蓝图，并表示将于2013年11月开始生产16nm fin fet。在TSMC宣布之前一个月，辛格宣布将于2014年开始提供23纳米FinFET。
但是随着芯片工艺的缩小，FinFET晶体管也遇到了发展的瓶颈。TSMC首席科学家黄汉森曾表示，当16nm工艺采用FinFET架构时，每个晶体管可以有很多鳍，但当工艺逐渐缩小时，鳍的数量也会减少。因为不可能有0.5的鳍，FinFET最特殊的垂直设计，随着工艺的往下走，空间越来越小，会遇到空间和技术的挑战。
此前，人们认为5nm将是FinFET的极限，但TSMC在2020年打破了这一瓶颈。在2020年第一季度的公司简报会上，有人透露，3nm将继续采用FinFET晶体管技术。TSMC 3纳米也有望在今年下半年出货。然而，这种三维结构的小型化并不是无限的，3nm似乎是极限。从目前的消息来看，TSMC在达到2nm的时候会转用其他技术，也就是下面要提到的GAA。
Gafet晶体管
GAA代表Gate-All-Around，是一种环绕栅晶体管技术，被认为是FinFET技术的升级版。与FinFET不同，GAA采用纳米晶圆设备制造MBC FET(多桥沟道场效应晶体管)，设计了四周有栅极的沟道，降低了漏电压，提高了对沟道的控制，这是减少工艺节点的基本步骤。
GAAFET晶体管仅用于高级工艺，因此只有三星、TSMC和英特尔参与其中。
三星声称在2002年就已经关注GAA，并投入研究。2019年宣布将采用3nm工艺代中的GAA技术作为FinFET之后的后继工艺。三星表示，与7nm制造工艺相比，3nm GAA工艺的逻辑面积效率提高了45%以上，功耗降低了50%，性能提升了35%左右。据悉，首批搭载该技术的3nm三星芯片将于今年上半年量产。
英特尔方面，2020年初(《Profesionalreview》)有报道称，英特尔将放弃FinFET晶体管，转而采用5nm节点的GAA环绕栅晶体管。然而，根据英特尔去年公布的未来五年技术路线图，预计RibbonFET，即英特尔的GAA技术，将只用于2024年的Intel 20A(相当于我们所说的2nm)工艺。
来源：英特尔
至于TSMC将采用2nm工艺的GAA晶体管，似乎已经成为业界默认。然而，笔者发现，TSMC官方并没有对2nm给出明确的说法。本来是2020年7月。据台湾省经济日报报道，TSMC在2nm技术研发上取得重大突破，成功找到切入GAA技术的路径。在近日召开的2022年第一季度财报电话会议上，虽然TSMC总裁魏哲佳透露2nm计划在2024年预产，2025年投产，但当分析师问及“关于TSMC在n 2上首次使用GAA FET并逐步取代finFET”时，魏哲佳也避而不答。
然而，TSMC(南京)有限公司总经理罗振球在去年年底透露，TSMC开发纳米片/纳米线(类似于GAA)的晶体管结构已经超过15年，并取得了非常坚实的性能。
TSMC是否真的采用GAA也许只能给时间来揭开谜底。
冲向200层的3D闪光灯
从时间上看，第一个3D晶体管和第一代3D NAND闪存芯片几乎是同时推出的。2011年，英特尔推出了全球首款3D晶体管。2012年，三星推出了第一代3D NAND闪存芯片，这也是首款32层SLC V-NAND SSD 3354850Pro。
闪存3D也是必然趋势。毕竟，近年来，我们的在线社交网络中的数据量从文字到图片到视频都呈指数级增长，planar NAND已经达到了其容量发展的极限。进一步发展只会影响它的性能，耐用性和可靠性。为了在有限的空间内存储更多的数据，追求更高的存储密度，闪存行业开始向3D迈进。
起初，东芝在2008年开发了3D NAND结构的BICS。四年后，三星在2012年推出了第一代3D NAND闪存芯片。随后，东芝、西部数据、美光等内存厂商相继跟进，拉开了3D NAND层之战的序幕。
全球领先存储公司2014年至2023年的闪存路线图
来源：TechInsights
对于3D NAND，层数越高，容量越大。如今，3D NAND的层数已经达到了200层。今年2月，韩媒报道称，三星电子最迟将于今年年底、明年上半年推出超过200层的第八代V NAND产品。有望率先推出采用双栈技术的224层NAND产品。与上一代176层NAND产品相比，第八代V NAND可以提高30%的生产率和数据传输速度。业内人士表示，三星是唯一使用单栈技术实现128层NAND Flash的厂商。双栈技术的200层NAND产品也被认为是超高技术领域，技术挑战也非常严峻。
执行副总裁兼西部数据闪存业务部负责人Robert Soderbery在5月的投资者活动日公布了其SSD产品路线图，并预测3D NAND将很快进入200层堆栈，西部数据将其称为BiCS。据报道，西部数据的下一步是推出162层BiCS6闪存。预计QLC和TLC配置的BiCS6 3D NAND将于2022年底开始量产，176层NAND也正在制造中。另外，西部数据技术路线图显示，2032年将达到500栈。
资料来源：西方数据
美光最近发布了业界首款232层堆叠的3D NAND闪存芯片。虽然目前尚未公布232层3D NAND flash芯片的具体参数，但可以知道采用的是CuA架构，初始容量为1Tb(128GB)，预计2022年底左右开始量产。广美透露，正在量产176层闪存芯片，这款芯片作为第五代3D NAND，将在2022年内完成历史使命。此外，美光还制定了500层以上闪存的发展路线图，但尚未透露具体时间表。
来源：美光
相比之下，最近关于SK海力士的NAND层的消息并不多，但早在2020年，SK海力士就已经宣布完成业界首款多堆栈176层4D闪存的研发。
在中国，长江存储于2018年开发了32层3D NAND芯片，并于年底量产。2019年量产了基于Xtacking架构的64层256 Gb TLC 3D NAND闪存。2020年，长江存储宣布其128层QLC 3D闪存(X2-6070)研发成功。近日，有业内人士透露，长江存储已于近日向部分客户交付了其自主研发的192层3D NAND闪存样品，预计产品将于今年年底前正式上市。
至于3D NAND的未来发展，SK海力士曾预测3D NAND可以扩展到多达600层。从这个角度来看，相关制造过程的线性推进策略可以持续数年。
热3D包
前段时间3D包装也很流行。引爆点是3月9日凌晨苹果推出的M1 Ultral芯片，也就是笔者开头提到的1140亿个晶体管的芯片，芯片采用了TSMC的3D Wafer-on-Wafer封装技术。
随着芯片的日益复杂，芯片面积、良率和复杂工艺之间的矛盾难以调和，3D封装是发展的必然趋势。与传统封装相比，3D封装技术有望提供更高的芯片连接性和更低的功耗。一般来说，3D封装就是把一个原本需要一次性芯片的大芯片变成几个小面积的芯片，这些小面积的芯片可以通过引线键合、倒装或者两者混合的方式互连，组装成一个大芯片，从而实现大芯片的功能和性能，这个小面积的芯片就是小芯片。
从目前情况来看，各大IDM厂、晶圆代工厂、封装测试厂等头部企业都在积极布局3D封装。
在晶圆代工厂领域，TSMC的3D封装技术处于领先地位。早在2008年底，TSMC就成立了线材与封装技术整合部，正式进军封装领域。据悉，TSMC的3D封装技术主要分为前端芯片堆叠SoIC技术和后端高级封装CoWoS和InFO技术。
2018年4月，TSMC首次向外界公布了创新的SoIC技术。SoIC作为一种多芯片堆叠技术，可以分为两种键合模式：CoW(晶片上芯片)和WoW(晶片上晶片)。其中WoW是将两层Die以镜像模式垂直堆叠。上述苹果M1 Ultral芯片和今年早些时候Graphcore推出的IPU都采用了这种封装技术。
在2021年的Hot Chips上，TSMC宣布了它的SoIC R & ampd的进展，并正在奶牛身上开发N7-on-N7和N5-on-N5。在WoW上，正在开发Logic-on-DTC，预计2022年CoW和WoW将实现基于N5的技术。
图片：TSMC
英特尔于2018年推出3D堆叠封装技术“Foveros”，第一代Foveros于2019年在莱克菲尔德芯片推出。英特尔预计将在2023年在消费处理器Meteor Lake上使用其第二代Foveros技术，实现36微米的凸点间距，与第一代相比，有效地将连接密度提高了一倍。除了第二代Foveros技术，英特尔预测第三代Foveros Omni和第四代Foveros Direc将于2023年量产。
图片来源：英特尔
三星在2020年8月公布了自己的3D封装技术“X-Cube”。据了解，X-Cube是一种封装解决方案，采用垂直电气连接，而不是导线。在7纳米工艺的测试过程中，三星成功地使用TSV技术将SRAM堆叠在逻辑芯片的顶部，从而腾出空间将更多的内存封装到更小的尺寸中。三星表示，这项技术将用于5G、AI、AR、HPC(高性能计算)、移动和VR等领域。
中国大陆封装测试厂也在3D封装技术领域频频发力。例如，2005年7月，长电科技推出XDFOI全系列超高密度扇出封装解决方案，用于3D封装。该技术采用的极窄间距凸点互连技术可以实现44mm44mm的封装尺寸。预计2022年下半年完成产品验证和量产。去年8月，通富微电子南通通富工厂搬入2.5D/3D生产线首台设备——化学机械抛光设备(CMP)，标志着该生产线进入设备安装、调试和工程验证阶段。
此外，华为最近有一项芯片堆叠封装专利曝光。在日前的分析师会议上，华为董事总经理兼ICT基础设施业务管理委员会主任王涛指出，华为正试图通过使用堆叠芯片的相关技术和不太先进的芯片技术，使华为的产品更具竞争力。
就在3D DRAM的拐角处
虽然和3D NAND同属于存储领域，但DRAM更多的是竞争的工艺节点，制造工艺从1x nm慢慢推进到1y、1z、1-alpha、1-beta。为此，三星、SK海力士和美光这三大DRAM制造商已经采用了EUV技术。相比之下，3D过程要慢得多，目前市场上还没有产品。
目前，DRAM厂商仍在通过降低技术生产标准来提高存储单元的密度，并可以通过向EUV扫描仪的过渡来继续保持一段时间的平坦化技术。但是，这种资源很快就会耗尽，对内存的需求还在不断上升。从这个角度来看，将单元垂直排列并增加DRAM的体积是未来的趋势。
左边是传统的平面DRAM阵列，右边是垂直排列的单元(长长的灰管就是电容)。
图片来源：Monolithic3D
瑞银全球研究部也指出，对于DRAM，EUV只能应对部分挑战，但不能解决所有问题。3D DRAM是一种更有前景的解决方案，它可以减小DRAM存储元件的尺寸，从而提高密度。正因如此，瑞银投资银行全球研究部预测，3D DRAM最早可能在2027年开始初步生产，2028-29年开始量产。
目前几大内存厂商也在逐步走向3D DRAM。今年年初，BusinessKorea报道称，三星电子正在加速3D DRAM的研发，并已开始加强招聘人员等相关团队的建设。
此外，美光科技和SK海力士也在考虑开发3D DRAM。广美提交了一份不同于三星电子的3D DRAM专利申请，希望在不放置电池的情况下改变晶体管和电容器的形状。还有日本媒体报道称，华为将在6月的VLSI Symposium 2022上发布其与中科院微电子所合作开发的3D DRAM技术。应用材料和Lam Research等全球半导体设备制造商也在开发与3D DRAM相关的解决方案。
然而，由于开发新材料的难度和物理限制，3D DRAM的商业化还需要一段时间。业内人士预测，3D DRAM将在2025年左右问世。虽然与瑞银投资银行全球研究部预期的时间不同，但不难看出t
每个时代都有它的瓶颈，但同时也有它自己的解决方案。在芯片3D的过程中，出现了很多新技术。这些新技术不仅打破了平面技术的发展极限，也产生了新的问题和挑战。未来芯片的竞争只会越来越激烈。
但“芯片有梦，技术无止境”。
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